崗位要求：
1)深入理解FPGA產品生命周期及開發流程，熟練掌握verilog HDL或VHDL語言
；
2)熟練使用ISE、vivado、QuartusII 、Libero、Modelsim、Questasim、IUS、Leda、HDL Designer

、PT等FPGA開發驗證工具；
3)熟悉Xilinx、Actel等公司的FPGA使用
；
4)熟悉Shell、Tcl腳本語言，具有後端時序基礎，熟悉靜態時序驗證方法的優先；
5)通信/集成電路/電子/計算機/自動化控製相關專業，具有通信FPGA開發或驗證經驗優先

；
6)了解常用通信等協議以及校驗算法
；
7)具備較強的溝通及需求理解能力。
崗位職責：
1)負責按照驗證流程和驗證方法要求進行編碼規則檢查
、人工走查、功能測試、性能測試、餘量測試等，並編寫相應的輸出文檔；
2)負責定位發現的問題並編寫報告；
3)負責對回歸測試進行驗證，並對驗證發現問題修改情況進行追蹤；
4)負責對所參與項目進行評審和歸檔工作；
積極完成部門領導及項目負責人要求的其他工作安排。
此崗位為常駐地為四川成都29所內。